设计2-4线译码器

昌岚裴4140用3线 - 8线和2线 - 4线构成6线 - 64线译码器???急!!!! -
戴瑶钢17295914106 ______ 给你算一算帐,3线-8线译码器是8个译码输出,74LS138就是,要构成6线-64线译码器码,要用8片(8x8片)74LS138,还要用两片2线-4线译码器来选8片74LS138,这图怎么画,很庞大,但并不难,就是重复画相同的东西.那真值更是烦人,要64行的表格.都是重复做相同的事.实在是没有什么意义,这种电路明白原理,会做就行呗,干嘛非要做那麻烦的东西.

昌岚裴4140怎么用5个2 - - 4译码器构成一个4--16译码器(可附加门电路)? -
戴瑶钢17295914106 ______ 不需要附加门电路,用其中一个2-4译码器选通剩下四个译码器,剩下四个译码器的A、B输入口当4-16译码器的其余两个输入口C、D...即,使能输入必须要低电平才能选通,而译码器输出都是低电平. 网速不给力,上不了图,希望对你有帮助..

昌岚裴4140改正2—4译码器的Verilog代码 -
戴瑶钢17295914106 ______ outcode不是寄存器变量,第4行去掉,另外,输入信号位宽是2,应是[1:0] incode.

昌岚裴4140VHDL 2线 - 4线译码器的功能 -
戴瑶钢17295914106 ______ 通过两位输入端信号控制 实现输出4位的选择性输出 不清楚地方可以继续追问 希望能帮到你

昌岚裴4140用74LS138设计一个译码电路,分别选4片2864,列出各芯片占的地址空间范围 -
戴瑶钢17295914106 ______ 2864的寻址范围是0~8192,74LS138是三八线译码器,分选4片2864,若取前4位译码输出,个芯片的地址空间(假设偏移地址为0x0000)为: 0x0000~0x1FFF; 0x2000~0x3FFF; 0x4000~0x5FFF; 0x6000~0x7FFF.

昌岚裴4140VHDL 编写四进制计数器 2 - - 4译码器 和 4位寄存器 -
戴瑶钢17295914106 ______ 四进制计数器:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(clear:in std_logic; clk:in std_logic; dout:o...