verilog写2-4译码器

宗晏胜3714用Verilog编写32位ALU -
安雍熊13276385267 ______ module alu_tb ; reg [31:0] datab ; wire [31:0] dataout ; reg [2:0] signal ; reg cin ; wire cout ; reg [31:0] dataa ; alu dut ( .datab (datab ) , .dataout (dataout ) , .signal (signal ) , .cin (cin ) , .cout (cout ) , .dataa (dataa ) ); initial begin datab=0; dataa=1; ...

宗晏胜3714用verilog写24进制加法器!! -
安雍熊13276385267 ______ 这个可以有,另外送一个同步低电平复位端给你 module counter( input rst_n, input clk, output reg [3:0] dout ); always @ (posedge clk) begin if(!rst_n) dout<=4'd0; else dout<=dout+4'd1; end endmodule 以上有什么问题可以追问 ,有不满意的也可提出来

宗晏胜3714关于verilog里数的描述verilog里的数可以这样表示吗?就是15表示成4'b15,还是必须要写成4'b1111?后面的数如果不是前面表示的位数,是不是就默认... -
安雍熊13276385267 ______[答案] 1.十进制15可以用4位表示为4'b1111(二进制),4'd15(十进制),或者4'hF(十六进制).也就是要与进制对应起来.4'b15就绝对是错的了,因为二进制里是只有1和0的.2.3'h98并不是十进制的98,而是十六进制的,也就是十进制...

宗晏胜3714输入10mhz~30mhz输出4mhz~8MHz的分频器Verilog代码怎么写? -
安雍熊13276385267 ______ module fredivider(clk,rst,clk_out); input clk,rst; output reg clk_out; reg [31:0] counter; always @(posedege clk or negedge rst) begin if(!rst) begin counterclk_out end else if(counter==32'd25000) // 25000 换成 (1/f_out)/(1/f_in)/2 begin counterclk_out end else begin counterend end endmodule

宗晏胜3714有关EDA设计的问题(Verilog语言) -
安雍熊13276385267 ______ 你也就是想让下面的语句执行2次对吧,可以用计数器实现.程序开始计数器初值赋0;比如说S2状态可以像下面这样写: s2:begin if(cnt==1) begin cnt

宗晏胜3714CPLD中如何用verilog写四进制计数器 -
安雍熊13276385267 ______ 本人也是刚学,没有仿真,只提供一些想法 module 4_bit(CLK,RST_N,COUNT); input CLK; input RST_N; output [31:0]COUNT; reg [31:0]COUNT; reg [1:0]count_4; reg [31:0]count; always@(posedge CLK or negedge RST_N) begin if((!RST_N)) ...

宗晏胜3714有一个比较电路,当输入的一位8421BCD码大于4时,输出为1,否则为0.试编写出Verilog HDL程序. -
安雍熊13276385267 ______ module BCD_4(in,out);input [3:0]in;output out;assign out = in[3] or (in[2] and (in[1] or in[0])); //in[3]就是8了比4大,in[2]是4只要[1][0]中一个不是 //0就可以了endmodule

宗晏胜3714用Verilog HDL语言进行简单计数器设计 -
安雍熊13276385267 ______ 上楼给的是计数器啊.不是0~9计数啊.我给你改改. 1、计数器 module counter (count, clk, reset); output [4:0] count; input clk, reset; reg [4:0] count; always @ (posedge clk or posedge reset) if (reset) count <= 4'h0; else if(count<9) count <= ...

宗晏胜3714verilog中32位二进制0怎么表示,难道要写成32'b00000000······? -
安雍熊13276385267 ______ 写成32'b0就可以 其它的可以用十六进制数表示 例如 8'b0100_1010 可以写成 8'h4a,32位的同理

宗晏胜3714用Verilog hdl设计一个实现8位ALU功能的函数其输入为两个4位操作变量a和b,以及一个3位选择信号select,输出为5位变量out,具体关系见下表.不考虑计算... -
安雍熊13276385267 ______[答案] 给你个参考,没有的功能自己想吧,这些很简单. module alu ( input [2:0] a, input [2:0] b, input [2:0] sel, output reg [7:0] y ); always@(a or b or sel) begin case(sel) 3'b000:y = a + b; 3'b001:y = a - b; 3'b010:y = a * b; 3'b011:begin y[7:4] = a / b; y[3:0] = a % ...