verilog或门代码

谢彭昏4491我是Verilog的初学者,我想问一下,是不是所有的C语言代码都可以翻译成verilog语言? -
苍柿柴19493373974 ______ verilog不是软件语言,或者说根本不是程序,是一种硬件描述语言,每个句verilog代码都是一组硬件,软件中很多简单的一句代码,在用硬件去实现时,实际上是很复杂的,例如除法,一句C代码就够了,但它是一大堆硬件才能实现.所以,你不要期望着verilog与C代码可以互译,它们的相关性,比起英语与汉语之间的相关性差远了.

谢彭昏4491什么是verilog语言? -
苍柿柴19493373974 ______ Verilog HDL是目前应用最为广泛的硬件描述语言.Verilog HDL可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合,仿真验证和时序分析等. Verilog HDL适合算法级,寄存器级,逻辑级,门级和版图级等各个层次的设计和描述...

谢彭昏4491我写了个简单的Verilog与门程序,出现了这样的波形.请问是什么原因? -
苍柿柴19493373974 ______ 程序和波形都正确.你现在做的是时序仿真,所以输出c出现了较大的延时.1.) 你可以选择功能仿真,这样验证程序的正确性;2.) 时序仿真的时候, 它是真实的电信号传输而不再是纯逻辑的.一定要考虑信号的真实周期,传输时间,而不是随意定个譬如20G的时钟,1fs的上升沿等.总之要据你所知,尽量真实.

谢彭昏4491Verilog行为级模块和门级模块不能相连是为什么啊? -
苍柿柴19493373974 ______ 行为级只是行为的描述,即对你想实现的功能的语言描述,而门级是实例引用,他们属于不同的描述方式,很多行为级描述是不可以逻辑综合的.

谢彭昏4491如何用verilog比较一个未知32位二进制数中“1”“0”的个数. -
苍柿柴19493373974 ______ 1、有个简单的办法就是移位判断各位 2、以下代码没验证,按照这思想做不会有问题的 module Compare(clk , reset , data1 , data2); input clk; input reset; input [31:0] data1;//输入的32位数据 output data2;//输出的1位数据 wire clk; wire reset; ...

谢彭昏4491verilog语言中实现异或门的程序中xor u1(out,in1,in2);的u1是随便取的吗? -
苍柿柴19493373974 ______ xor 是model u1是实例化的实体,所以名字可以随便起

谢彭昏4491Verilog程序中如何调用子模块
苍柿柴19493373974 ______ verilog在调用模块的时候,信号端口可以通过位置或名称关联. 调用形式:module and (C,A,B);input A,B;output C;... endmoduleand A1 (T3, A1, B 1); //A1为调用and这个模...

谢彭昏4491请问会matlab与Verilog HDL结合得紧密吗?? -
苍柿柴19493373974 ______ 结合不紧密 , 不用学C,虽然它和C有点像 VERRILOG是非常简单的一门语言,和它功能差不多的还有VHDL,但是VHDL比它难多了,跟你这么说吧verilog是我所接触的语言中最简单的

谢彭昏4491verilog编程 -
苍柿柴19493373974 ______ 隐含锁存器…… 这是书写习惯造成的吧,一般都不会有人特意写出这种东西来…… 你所谓的隐含锁存器应该就是指由于没有给if加上配对的else而导致的数据锁存,除非特意要利用该锁存器,否则所有的if都应该配上else 对于你这段程序,只需要在if的下面加上else begin end就行了,虽然这里else是空的,但是可以避免锁存的产生

谢彭昏4491FPGA是什么?是一种芯片?用VHDL,verilog写的是什么,叫不叫程序? -
苍柿柴19493373974 ______ CPU.但是内部器件的布局是不会改变的,走线资源也是做好的、高速串行接口等复杂功能的SOC.你的理解大致是对的.FPGA的开发当然是VHDL或者VERILOG,通过对内部布线资源或者叫配置存储器的编程改变整个器件的功能FPGA早期是一种纯的逻辑器件,简单理解就是很多74系列逻辑器件的集成.现在FPGA已经发展到集成DSP运算、存储器