用verilog设计一个全加器

庾建严5042用verilog语言设计一个可加可减计数器,具有异步清零,低电平有效同步预置的8位计数 -
全梵柴15562255510 ______ module count( input clk, input rst, input reset, input flag_add, input flag_sub, output reg [7:0] sum ); always@(posedge clk or negedge rst) begin if(!rst) sum<=8'h00; else if(!reset) sum <= 8'h69; //同步置位 数值自己定; else if(flag_add) sum <= sum+1; else if(flag_sub) sum <= sum-1; end endmodule

庾建严5042用Verilog设计一个4位计数器,具有启动、停止、预置初值置功能,计数值通过数码管显示出来.. -
全梵柴15562255510 ______ module count4(clk,data,start,stop,display); input [3:0] data; input clk,start,stop; output [3:0] display; initial begin display=data; forever #2 clk=~clk; end always@(posedge clk) case ({start,stop}) 00: data<=data; 01:data<=data; 10:data<=data+1; 11:data<=data; default:data<=x; endcase endmodule

庾建严5042用verilog语言设计一个功能类似74LS160的计算器~ -
全梵柴15562255510 ______ modula cnt10(co,q,clk,0.s,cn,d); outptut[3:0]q; //计数输出端 output co;//进位信号 input clk,r,s,en; input[3:U]d://预置数数据端 reg[3:0] q; reg co; always@(posedge clk) 即数端和使能端 if(r) begin q=0; end else begin if(s) begin q=d; end else ...

庾建严5042用verilog语句设计一个39进制可加可减计数器? -
全梵柴15562255510 ______ //39进制计数器,可进行加减操作,为0时减操作输出38,为38是加操作输出0.module counter_39{ add, dec, counter }; input add; //为1时加操作 input dec; //为1时减操作 output [5:0] counter; reg [5:0] counter; always @(add and dec) begin if(add...

庾建严5042用Verilog HDL语言设计一个9分频器 -
全梵柴15562255510 ______ N倍奇数分频器(Verilog) 修改参数N和cnt_p,cnt_n的位宽,可以实现奇数N的分频. module N_odd_divider ( input i_clk, input rst_n, output o_clk ); parameter N = 9; parameter M = N>>1; // bit_of_N: N_odd的二进制位宽 reg [3:0] cnt_p; //上升...

庾建严5042如何用verilog设计有限状态机 -
全梵柴15562255510 ______ 在用Verilog描述有限状态机时,有下面几种描述方式: (1)三段式描述:即现态(CS)、 次态(NS)、 输出逻辑(OL)各用一个always过程描述. (2)两段式描述(CS+NS、OL双过程描述):使用两个always过程来描述有限状态机,一个过程...

庾建严5042用verilog hdl语言设计一个9人表决器,五个人通过 -
全梵柴15562255510 ______ module voter9(pass,vote); output pass; input[8:0] vote; reg[3:0] sum; integer i; reg pass; always @(vote) begin sum=0; for(i=0;i<=8;i=i+1) //for 语句 if(vote[i]) sum=sum+1; if(sum>4'b0100) pass=1; //若超过 4 人赞成,则 pass=1 else pass=0; end endmodule

庾建严5042试用Verilog HDL语言,设计一个1/4分频器 -
全梵柴15562255510 ______ 可以这样写: module divider_4(clkin,clkout) input clkin; output clkout; reg clkout; reg[2:0] temp; always @(posedge clkin) begin temp<=temp+1; if(temp==2); begin clkout<=~clkout; temp<=0; end else clkout<=clkout; end endmodule 欢迎追问~

庾建严5042用verilog编写一个判断模块 -
全梵柴15562255510 ______ 我大致帮你写了一下,由于你没有规定复位信号的特性,我没有贸然加入,你可以根据需要加入.该设计通过综合和仿真.下面是设计代码:module verilog_test #(parameter sysclk_Freq = 100) //定义系统时钟的频率,用来计算4s,此处为了方...

庾建严5042用Verilog设计交通灯 -
全梵柴15562255510 ______ 交通灯控制器 /* 信号定义与说明: CLK: 为同步时钟; EN: 使能信号,为1 的话,则控制器开始工作; LAMPA: 控制A 方向四盏灯的亮灭;其中,LAMPA0~LAMPA3,分别控制A 方向的 左拐灯、绿灯、黄灯和红灯; LAMPB: 控制B 方向...