ad中pcb手动布线教程步骤
电磁能在多层PCB的介质中以约0.5倍的光速传播。这个速度与材料介电常数(Dk)的平方根成反比。Dk越低，波的传播速度越快。
过去，我们忽略了板级延迟，因为与信号波形的缓慢上升时间相比，它是相对瞬时的。但是现在已经进入了每秒千兆位的设计时代，未考虑在内的10ps延迟可能决定着高速设计的成功与否。此外未来的发展趋势是降低核心电压，从而节省功率，然而降低核心电压也会降低噪声裕度并影响系统时序预算。
设计内存接口的重点是时序收敛。每个信号的时序需要与相关的时钟或选通信号进行对比，以便在选通的上升沿和下降沿都能捕获数据，称为双数据速率(Double Data Rate ，简称DDR)。DDR5的数据速率增加到7800 MT/s，使得与每个上升和下降边缘相关的时序裕度更加严苛。
表1列出了在533MHz下运行的DDR3存储器接口的各种时序延迟。在考虑了芯片级延迟、设置和保持时间、转换速率降额、时钟偏斜和抖动后，我们在设置时间上只剩下41ps的总余量。即使在相对较低的533 MHz时钟频率下，留给板级延迟的所有余量也仅有10 ps。只要串扰或抖动增加，就会看到随时可能会发生的系统故障。因此能量的电磁波通过PCB的传播速度非常重要。
表1：DDR3-1066总体时序预算定量和由此产生的余量
大多数系统，无论是芯片级还是板级，都是同步运行的；因此电压电平必须在指定的时间内上升或下降，否则电路将不同步并发生故障。
时间预算告诉我们还有多少余量，或者换句话说，在故障发生之前我们还有多少剩余时间。那么，如何从时序规范（图1）到整个内存接口的实际飞行时间，该如何做?
图1：DDR3同步时序(资料来源:JEDEC标准79-F3)
相对于其他信号，信号和时序以不同的速度在电磁载波上传播，取决于周围的介质材料。这种能量将信号从驱动端沿着传输线传输到负载端，并且不会破坏原始时序，而是对所有经过同一路径的信号增加相同的延迟。因此必须将所有相对信号保持在同一路径（层）上，否则当信号到达负载端时会出现差异。或者，可以通过使用蛇形线向所讨论的信号走线有意添加延迟来补偿延迟层。
时钟是数字领域必不可少的“看门人”。为所有跟随时钟的信号设定速度可以是单走线或携带互补信号的差分对。因为数据总线的每个位必须在时钟周期之前到达并变得稳定，时钟信号为接受或提取数据建立了设置时间。保持时间确保整个总线在时钟之后的数据读入或读出期间保持稳定。
图2：跨载板的源同步时序关系
幸运的是，通常用于并行数据信号传输的同步总线对串扰具有超强的抗扰能力。串扰仅在信号切换时发生，并且这种串扰仅在时钟时刻附近的小窗口内产生影响。必须在接收端的设置(tS)和保持(tH)窗口期间规定串扰。在此间隔期间，串扰必须永远不会将任何穿过接收阈值的有效信号驱动到相反的逻辑状态。
因此，如果接收端在对数据总线进行采样之前等待足够长的时间来解决串扰，那么串扰就不会对接收端的信号质量产生影响。如果串扰在信号转换期间出现，那么它唯一的影响就是对眼的抖动。然而这仅适用于同一组内的信号。另一方面，异步和不相关的信号总是对串扰保持敏感。
从PCB设计师的角度来看，我们只能优化可以控制的，那就是布局和布线。为了稳定设计，我们所能做的就是确保布线公差小于10ps。听起来可能很严苛，很难管控，但无论是否需要，我都会经常这样做。在布局上多花点心思，每个设计都能得到完美的时序。
带状线是夹在两边参考平面之间的走线。带状线的电场完全包含在两个实心平面之间，因此由走线引导的信号传播速度完全取决于周围材料的介电常数。
另一方面，微带是在PCB表层上制造的任意走线。微带在一侧是介电材料和平面，在另一侧是空气。嵌入式微带是类似的，但覆盖在敷形涂敷中，例如阻焊膜或其他介质材料。在这种情况下，有效介电常数应通过场解算器计算，并表示周围材料的组合。还有其他微带和带状线的变体，如积层微带和双不对称带状线。
微带周围的电场部分存在于介质材料内，部分存在于周围空气中。由于空气的介电常数为1，总是低于FR4（通常为4.3），因此在方程中混合少量空气将加快信号传播。即使在每层上调整走线宽度以使阻抗相同，微带的传播速度也总是比带状线快，通常快13%~17%。数字信号的传播速度与走线几何形状和阻抗无关。
如果意识到这个问题，那么可以匹配走线延迟(图3)以补偿飞行时间的变化，这样在标称温度下，微带线或带状线上运行的所有信号都将同时到达接收端。在相同的层上布线每个内存总线是良好的设计实践。
也就是说，避免在扇出以外的表面层上布线，并立即下降到内部带状线层，在同一层对上布线所有数据、地址、相关时钟、选通和控制信号，以避免传播延迟变化。
图3：10层DDR3叠层中各信号层的相对信号传播(来源：iCD Stackup Planner)
01要点
l 电磁能量在多层PCB的电介质中以约0.5倍的光速传播。
l Dk越低，波的传播越快。
l 设计内存接口的重点是时序收敛。
l 相对于其他信号，信号和时序以不同的速度在电磁载波上传播，取决于周围的介质材料。
l 这种能量将信号从驱动端沿着传输线传输到负载端，并且不会破坏原始时序，而是对所有经过同一路径的信号增加相同的延迟。
l 时钟是数字领域必不可少的“看门人”。
l 同步总线具有超强的抗串扰能力。串扰仅在信号切换时发生，且这种串扰仅在时钟时刻附近的小窗口内产生影响。
l 异步和不相关信号总是对串扰保持敏感。
l 从PCB设计师的角度来看，我们只能优化可以控制的东西，那就是布局和布线。
l 即使调整每层上的走线宽度，以使阻抗相同，微带的传播速度也总是比带状线快，通常快13%~17%。
l 数字信号的传播速度与走线几何形状及阻抗无关。
声明：本文转自《PCB007中国线上杂志》24年1月号，文章版权、观点归原作者所有，转载仅用于传播知识和分享信息，如有异议、意见或建议，请联系我们修改或删除，联系邮箱：[email protected]
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