verilog哪些语句不能综合

印寇实2015不能被综合的Verilog语句能烧写到FPGA里面吗? -
梁淑琼19188255080 ______ 1、可以在RTL里面查看2、只要正常全局编译通过,就可以配置到FPGA中3、VERILOG中有很多不可综合的语句是用来仿真的,部分可综合语句,由于设计者使用原因,也有可能不被综合.有些语句也有可能被编译器优化了,没被综合.

印寇实2015关于verilog中语句可不可综合 -
梁淑琼19188255080 ______ 特别是在testbench中应用非常普遍,也是做初始化用的 测试模块的功能时,给模块提供激励信号.initial语句是不可综合的,只是一种仿真模拟. 测试

印寇实2015什么是verilog语言? -
梁淑琼19188255080 ______ Verilog HDL是目前应用最为广泛的硬件描述语言.Verilog HDL可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合,仿真验证和时序分析等. Verilog HDL适合算法级,寄存器级,逻辑级,门级和版图级等各个层次的设计和描述...

印寇实2015verilog中的阻塞语句和非阻塞语句什么区别 -
梁淑琼19188255080 ______ 般说always@()括号边沿敏信号always块使用阻塞赋值always @()括号电平敏信号always块使用非阻塞赋值并绝般情况 SR

印寇实2015Verilog里面有类似C语言中return的语法不? -
梁淑琼19188255080 ______ quartus II里可以＂混用＂Verilog和SystemVerilog(应该说混出来的东西就是SV了)在设置里选SystemVerilog-2005就可以 不过return语句可能是不可综合的(我对SV不甚了解) 请你确定其用法再使用 verilog里的函数调用不需要return语句 被调用的函数执行完后自动回到上一级函数、任务或进程 我不清楚你说的＂退出＂是什么意思 正常情况是F1里进行40次循环后回到F2,F2再次调用F1 如此循环5次 最后到F2里执行调用F1后面的语句

印寇实2015verilog的行为级描述和RTL级描述有什么区别
梁淑琼19188255080 ______ 行为级描述是级别比较高的描述方式,有点像bash语言或SQL语言.RTL级是寄存器级,还比较低级. RTL级和行为级最大的区别是可综合性.一般的综合软件都支持RTL级,行为级目前支持的不好,实用中还很少使用.所以如果是做芯片开发,都是用RTL级语言描述的,这样就不能使用比如initial块,不可使用wait语句等.这些语句一般而言是不可综合语句,如果用DC综合,会报错,但是在写testbench时,可大量使用行为级描述语言,这样会很方便. 希望能帮到你,如果有疑问,欢迎追问.